場景【2019年交通大學秋季Open House】
學長A：歡迎學弟來挑戰『立錡金頭腦』
學弟B：什麼是『立錡金頭腦』?
學長A：這裡有一些電路設計的題目，從基礎題目到進階挑戰題都有，歡迎大家一起來玩，測測功力。挑戰成功我們會依據題目難易度，分別送你禮券或是電影票喔！
學弟B：我這題抽到的電路圖是『若希望降低此電路的mismatch, MOS的W*L要：(A) 變大 (B) 變小』，我猜答案是A。
學長A：學弟恭喜你＂猜＂對了，那你知道為什麼是＂變大＂嗎？讓我來為你解說。
學弟C：學長，我這題的電路圖是在問『Constant Gm start up sequence, Vst 應該要拉A,B,C,D 哪一個點，來讓電路順利啟動？MOS的啟動順序為何？』這題好難喔！
學長D：嗯，這題是有點難度。學弟應該有修過類比電路設計吧？學弟可以想一想，Mos比例跟電流比例應該是要如何才會...
類比電路的世界，往往就是如此的千變萬化，且有趣。
一流的類比IC設計高手，都在立錡。
mismatch電路 在 Re: [問題] MOS的一些問題- 看板Electronics 的推薦與評價
※ 引述《xuwei (歸零)》之銘言：
: ※ 引述《iiiikkk (東森媒體科技)》之銘言：
: : 請問MOS我讓它Vod>Vds>Vdsat, 並且Vgs<Vth
: : 此時MOS操作在sub-threshold 區
: : 若電路是current mirror, 會影響到mismatch嗎(如果我給它W*L很大也沒用嗎)?
: : 就我所知Vds>Vdsat就會在是saturation (velocity saturation)
: : 是否一定要將Vds>Vod才安全?
: Mismatch來源
: 1. Beta 2. Vth
: 若操作在subthreshold 區，造成Vgs-Vth<0，造成Vth mismatch這一項變大
: 當然你可以將W*L 取很大將Beta mismatch降低，但是這跟Vth mismatch是兩件事
: 所以囉~對於current mirror設計還是設計在W*L相同的前提下降低W，增加L方式
: 讓它們操作在strong inversion區吧~
: 當然啦~ 進一步降低current mismatch還可以用cascode方式，這些Razavi書上都有講
: 至於LDO喔~ 隨便啦，bias current就算變個+-10%也沒差
很多人對subthreshold region有迷思
尤其是做高速電路大電流習慣的人 聽到Vgs<Vth就覺得你在亂做
MOS根本打不開
而事實上在很多low-power的應用
好啦，uA甚至nA等級的電流對於他們的確是沒有打開XDD
首先要先知道，subthreshold region不可以用二次方公式代
他在first order是一個BJT的exponential model
在 Vgs - Vth < 0 時仍然可以得到正確的電流值
而由於真實的模型過於複雜，我們設計電路一定是看gm/Id這個parameter
gm/Id大表示電路在weak inversion而且不等於2/Vov因為Vov是負值
在二次方公式內若Vgs很靠近Vth會得到無限大的gm這件事情不存在
gm/Id在MOS很難超過25，在電流nA等級才有機會超過30
而gm/Id小表示電路在strong inversion，即一般俗稱saturation region
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為什麼要看gm/Id? 這對理解mismatch有直接的幫助
用二次方甚至exponential公式去看mismatch的影響比較複雜一些
不如假設電路都在我設定好的操作點去看mismatch，所有的影響都變成一階
首先要先知道 δβ/β 以及 δVth 都跟物理大小(面積根號)直接成反比
beta對電流的影響是直接的，電流轉換成Vos就是除以一個gm
(δI/I) = (δβ/β) yields Vos = (δβ/β)*(I/gm)
Vth對Vos的影響是直接的，轉換成電流的變異就是乘以一個gm
δVos = δVth yields (δI/I) = (δVth)*(gm/I)
對於OP的input pair來講，我們關注的是Vos
若電路操作在weak inversion，I/gm很小，δβ/β的影響微乎其微
所以可以斷定 δVos = δVth
對於current mirror來講，我們關注的是(δI/I)，也就是電流偏移比率
從β來看，假設你的物理大小讓β有1%的mismatch，那電流的mismatch就是1%
從Vth來看，1mV的offset在gm/Id = 25的情況下會直接導致2.5%的mismatch
而在gm/Id = 10的情況只會導致 1%
所以你應該想辦法去降低gm/Id，也就是讓電路操作在strong invertion比較好
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最後講到很多人的迷思
假設我們永遠都用二次方公式來看mismatch，而且Vth永遠都是500mV
而且Vth的變異量都是1mV
甲同學設計Vgs = 600mV 乙同學設計Vgs = 501mV
根據二次方計算的結果，乙同學的mismatch會導致他電路完全不會動
但是根據實際的model，乙同學可能只比甲同學多了2%的誤差
這一切都是沒有考慮gm/Id惹的禍
當然讓電路操作在strong inversion有其他好處
比如你Rout變大，這正是所有current mirror應該有的理想特性
只是weak inversion，真的，沒那麼嚴重，理論上啦
起碼目前我的電路做在50nA的地方都動得很好
至於obov大所提到的不被亂幹的問題
可能才是做電路最需要學習的
阿彌陀佛
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 27.105.1.245
※ 編輯: jamtu 來自: 27.105.1.245 (04/18 02:30)
請問一下什麼是sub-threshold swing?
嗯如果是differential跟負回授的電路 比較能夠抵抗製程變異的影響
因為最後誤差都是取決於負回授的比值 以及非理想效應的order
所以low power的電路用在sensor 不可能做single end
上面這個case用二次方公式來看
假設Vth有1mV的誤差而來到501mV，乙同學的電流就是0了
誤差比例無限大
這個case討論的是Id的變異
因果關係不太一樣
我們在電子學裡是得到 gm/ID = 2/Vov
依照這個特性，當VGS很靠近Vth時，gm/ID會爆衝到無限大
完全違背了事實
所以我們必須先假設我們不懂實際的model
但是我們知道在某一個操作點附近，做了小信號模型而產生了gm/ID這樣的東西
那麼輸入端兩邊電壓不匹配，直接乘以gm就是電流的不匹配
你講的沒有錯
所以我強調我是用"小信號分析"的觀點去看
小信號分析的精髓是，先假設他們都在同一個操作點
offset並沒有讓他們操作點出現了偏差 <=> 他們操作的偏差可以用offset表示
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