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【AI 不該閉門造車或犧牲血汗勞力換取！】
半導體製程微縮，讓晶片實體化工作更須謹慎以對。28 nm 之前只要留意間距空隙，基本上即大勢底定；但進入 28 nm 以下，金屬線的粗細、長短皆可能為製程憑添變數——在此之前，晶片繞線的規則相對單純；但越往先進製程發展，形態越多變且容易重疊。到了 10 nm 以下，若金屬線徑未隨著電晶體變小，晶片尺寸仍無法有效縮減；欲降低 CPU 功耗，也無法再透過新的光刻 (lithography) 材料和架構達成目的，須借助設計與系統級技術共同優化。
以常數作為額定值降低系數 (derating factor) 推估「晶片變異」(OCV) 的建模方式不再適用。當變異來源擴大，勢必得輔以統計與機率概念，才能直搗黃龍、加速實作工程。為弄清層層疊疊、錯綜複雜的脈絡關係，結合「機器學習」(Machine Learning) 的電子設計自動化 (EDA) 工具可從龐大的訓練組合中萃取設計資料精華，減少試誤徒勞及來回修正。此外，「異質晶片堆疊」的互連 (interconnect) 功耗、各層執行速度、立體封裝乃至時脈架構，皆與高效能混合訊號設計密不可分。
使用者能有多大耐心操作智能裝置？開發者又有多少時間能搶搭商機？物聯網 (IoT) 不是只有連上網路就好，重要的是如何收集有用的數據，並培育正向人工智慧 (AI) 作為助力。藉由將 AI 概念導入設計工具可加速「核心引擎」，盡速以數學推演收斂適用的 IP 集合，並經由模擬檢驗是否符合預期？還有助於將引擎中的 ASIC 模擬結果與 FPGA 編程環境無縫接軌，既可解決 FPGA 承載有限的問題，又能讓軟體工程師同步編譯，不須挨到晶片就緒才開始動作。
進行情境模擬時，也不須逐一打開描述文檔、餵入資料才能展示影像成果，可聰明地自動成像 (Render)，更具「即視感」、方便即時修正設計。因此，EDA 須朝向快捷、智慧、全流程演進——平行運算提升處理速度、精煉經驗增強預知能力以及統一引擎貫穿設計流程，已是必然走向。可惜，就 EDA 廠商觀察，台灣廠商雖勤於模擬工作，卻相對忽略「驗證」環節，棋差一著的後果，換來的是時間、金錢上的滿盤皆輸……。
延伸閱讀：
《IoT 下一站哩程：萃取大數據 ==> 培育人工智慧》
http://compotechasia.com/a/shi__shang_/2017/0915/36703.html
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