EMS常用器件的 原理 和选型：TVS瞬态抑制二极管三Principle and selection of commonly used EMS devices: TVS ... ESD Essentials: Clamping Voltage. ... <看更多>
esd clamp原理 在 EMS常用器件的原理和选型：TVS瞬态抑制二极管三 ... - YouTube 的推薦與評價
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EMS常用器件的 原理 和选型：TVS瞬态抑制二极管三Principle and selection of commonly used EMS devices: TVS ... ESD Essentials: Clamping Voltage. ... <看更多>
#1. 7-2
7.2.1 VDD與VSS間的寄生元件. ESD電壓跨在VDD與VSS電源線之間，除了會造成IC. 內部電路損傷之外，也常會觸發一些寄生的半導體元件導. 通而燒毀。
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#3. 關於靜電放電（ESD）原理以及其保護方法的詳細分析 - 每日頭條
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一般地，TVS管動作電壓比壓敏電阻低。 3、鉗位電壓(Clamping Voltage) ESD器件流過峯值電流時，其兩端呈現的電壓，超過此電壓， ...
#8. ESD - 知乎专栏
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静电放电(ESD: Electrostatic Discharge)，应该是造成所有电子元器件或 ... 雪崩击穿(Avalanche Breakdown)而导通，我们称之为钳位二极管(Clamp)。
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#36. ESD保护电路 - 微波EDA网
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#37. [轉錄]Re: [問題] ESD電路- 看板NTUGIEE_AMTG - 批踢踢實業坊
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#38. 乾貨| ESD的原理和測試 - ITW01
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#39. 使ESD保護跟上先進製程的腳步:CMOS,Onsemi - CTIMES
先進的CMOS製程技術使IC設計人員能夠提供更高性能的元件，但也增加了額外電路板級靜電放電(ESD)保護以確保終端產品可靠性的需求。 IC製程技術趨勢先進 ...
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#41. 关于静电放电（ESD）原理以及其保护方法的详细分析 - 派旗纳米
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#42. 多电源电压SoC芯片ESD保护设计 - 参考网
Based on the basic ESD circuits， the power ESD protection network composed of power clamp circuits and rail to rail circuits is ...
#43. EMS常用器件的原理和选型：TVS瞬态抑制二极管三 ... - YouTube
EMS常用器件的 原理 和选型：TVS瞬态抑制二极管三Principle and selection of commonly used EMS devices: TVS ... ESD Essentials: Clamping Voltage.
#44. Design of High-Voltage-Tolerant ESD Protection - Chip123
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#45. 测试基础篇-开短路测试基本原理 - 看我哒www.kanwoda.com
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#46. 模拟集成电路设计流程--ESD保护电路和PAD电路 - 网易
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#47. 用于ESD分析的传输线脉冲测试（Transmission Line Pulse
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#48. 现代接口保护概念、 测试和仿真 - Nexperia
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#49. ggNMOS - Wikipedia
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#50. An RC-triggered ESD clamp for high-voltage BCD CMOS ...
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esd clamp原理 在 [轉錄]Re: [問題] ESD電路- 看板NTUGIEE_AMTG - 批踢踢實業坊 的推薦與評價
※ [本文轉錄自 Electronics 看板]
作者: jfsu (水精靈) 看板: Electronics
標題: Re: [問題] ESD電路
時間: Fri Nov 20 13:58:44 2009
※ 引述《BlueFeel (藍色感覺)》之銘言：
: ESD電路都會有一個二極體接到VDD,一個接到GND
: 但是有時候看到接VDD那顆,有人空接
: 不曉得空接有什麼壞處?
: 我知道接去VDD就是高於VDD+0.7 就會導掉...
: 但有時候IC的VDD沒接,電流反而會從那個PIN通過二極體順偏而讓IC WORK
: 這樣不是容易讓IC PIN壞掉嗎?
: 二極體不接到VDD, 就不會有這問題,但.......壞處是?
VDD Power Bus Rvdd
VDD PAD────────────┬───﹏﹏────┐
│ │
┌─┴──┐ │
│Internal│ │
Input PAD ─┬──────┤Circuit │ ┌─┴──┐
│ │ │ │ESD │
┌─┴──┐ │ │ │Protect2│
│ESD │ │ │ └─┬──┘
│Protect1│ └─┬──┘ │
└─┬──┘ │ │
VSS PAD───┴────────┴───﹏﹏────┘
VSS Power Bus Rvss
關於你的問題，我還是畫個圖來解釋好了。
其實，在一些前人所設計的ESD防護電路中，ESD防護電路只加在Input pad與VSS之間，
如上圖所示的ESD Protect1；而Input pad到VDD之間是沒有加ESD防護電路。
在說明之前，先略述一下靜電放電測試組合(HBM與MM)中，可分為
PS mode：VSS腳接地，正的ESD電壓加在該I/O 腳對VSS腳放電，VDD與其他腳皆浮接。
NS mode：VSS腳接地，負的ESD電壓加在該I/O 腳對VSS腳放電，VDD與其他腳皆浮接。
PD mode：VDD腳接地，正的ESD電壓加在該I/O 腳對VDD腳放電，VSS與其他腳皆浮接。
ND mode：VDD腳接地，負的ESD電壓加在該I/O 腳對VDD腳放電，VDD與其他腳浮接。
以上得針對I/O to I/O，或是VDD to VSS或是Analog Pin。
好，回到原po的情況，單就考慮ND mode。
當ND mode的ESD發生時，負ESD電壓會先經由ESD Protect1跑到VSS電源線上
(VSS Power Bus)，並流向VDD與VSS之間的ESD protect2，再回到VDD電源線上
(VDD Power Bus)，最後由VDD pad流出此IC。
也就是說，ND mode的靜電放電方式就是藉由
Input到VSS→ESD Protect1→ESD Protect2→VDD，來導掉(bypass)ESD電流。
之所以會有這樣的電路是在於，有些天兵RD在copy別人的電路時，只抄了ESD Protect1
卻忘了補上ESD Protect2。這樣一來，在ND mode下，此IC的內部電路(Internal circuit)
很容易先被ESD放電電流所損壞，而ESD Protect1確毫髮未傷，換句話說，你做了個
損敵三百，自傷一千的電路，而且，這種內部電路損傷必須經由IC功能測試
分析才會發現，無法從單一I/O腳位的I-V變化看得出來，此為壞處之一。
好吧，若這位天兵RD還是聰明到會加上ESD Protect2，但考慮繞線(routing)的寄生電阻
電容效應(parastic RC effect)，這將會延遲ESD電流經由ESD Protect2。這時，多餘的
ESD電流便會藉著與電源線的接線而進入到IC內部電路中。由於內部電路佈局(layout)
方式不會考慮ESD，因此更易被此種ESD電流所損傷，此為壞處之二。
結論就是，當晶片尺寸(die size)越大時，製程尺寸越縮越小，在Input pad與VDD之間
也要提供ESD防護電路來直接旁通ESD電流，而不要只想藉ESD Protect2來間接放電。
這才也是最有效率的ESD防護電路的設計方式。
原po在研究這類的ESD電路，請先看看是否為前人所設計，而在設計產品時，
也請不要呆呆地只加一邊。
如果還是不懂，那我再用最淺顯的比喻，好比〔女生〕在〔MC〕來時，都會挑選好的
〔衛生綿〕，如果再加上可愛的一對翅膀，附著力變得超強，即使白天或是夜晚動來動
去，也不必擔心側漏問題，〔MC〕一來就直接被導流層迅速吸收，棉棉表面依舊乾爽
舒適。
將〔女生〕換成〔IC〕，〔MC〕換成〔ESD電流〕，〔衛生綿〕換成〔ESD防護電路〕，
而一對翅膀就是VDD<->Input pad，與VSS<->Input pad的防護電路(ex:diode)
--
在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反相工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax)，那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.66.222.12
※ 編輯: jfsu 來自: 203.66.222.12 (11/20 14:08)
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.48.112
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